西门子指出，半导体设计正从 2D 持续迈向 2.5D、3D 堆叠架构，电晶体密度与设计规模急遽扩张，使测试向量激增，ATE（自动化测试设备）成本与测试时间同步攀升。加上测试引脚资源受限，若无法强化现有测试基础架构，将难以跟上 3D IC 与 chiplet 快速崛起所带来的测试需求。
Tessent IJTAG Pro 正是为此而生。透过平行化资料通道，取代传统串列方式，其高频宽设计可支援更大规模的测试资料传输，有助提升逻辑测试效率，并改善混合讯号 IP 与内建自我测试（BIST）的测试效能。
西门子数位设计创作平台资深副总裁暨总经理 Ankur Gupta 表示，此次升级直接对准客户的最大痛点，也就是测试时间，Tessent IJTAG Pro 以 SSN 加速测试资料流动，不仅能降低测试成本，也提供符合下一代半导体演进需求的弹性，无论是单晶片或完整 3D 封装，都能获得显著效益。
Google 资深工程经理 Srinivas Vooka 强调，高频宽 IJTAG 的传输速度远超串列架构，使测试套用时间明显缩短，对复杂 IP 测试尤具关键价值。
西门子补充，新方案若搭配 Tessent AnalogTest 软体，可进一步提升整体测试频宽与功能完整性，展现其在 3D IC 时代加速量产准备的企图。
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