随著人工智慧（AI）与高效能运算（HPC）应用快速成长，资料中心与边缘装置对高速传输与低功耗的需求日益强烈。摩尔定律微缩速度放缓后，晶片效能提升愈发依赖 2.5D/3D封装、异质整合与共同封装光学（CPO） 等先进封装技术。这些技术突破单颗晶片面积限制，借由中介层将多颗裸晶共封装，等于把原本分散于PCB上的晶片整合到同一封装体中。中介层尺寸从3.3倍光罩放大至8倍甚至9.5倍，单一封装可整合更多裸晶与记忆体，有效降低功耗并提升传输速率。不过，大面积封装也让制程挑战倍增，尤其在微凸块（micro-bump）与铜柱间距缩至30至100微米后，填胶流动容易夹带气泡形成空洞，影响良率与可靠性。
印能表示，为应对封装尺寸放大带来的气泡与材料缺陷问题，公司在第二代VTS机台中导入真空与高压循环除泡技术，有效清除焊垫区域气泡。尽管技术能解决主要瓶颈，但随封装面积扩大，制程控制与材料交互影响变得更加复杂。
印能持续推进制程创新，今年携多项先进封装制程与散热解决方案亮相SEMICON Taiwan 2025，吸引众多客户洽询。公司表示，EvoRTS＋PRO 联合方案可针对大面积晶片封装的助焊剂残留与翘曲问题进行改善，其中 EvoRTS 系统将除泡与助焊剂清除整合於单机，特别适用于高密度封装应用。目前已有多家客户进入评估阶段，订单能见度已延伸至2026年上半年，预期明年业绩可望再成长双位数。
印能指出，随著晶片面积持续放大、堆叠层数增加，气泡、翘曲、材料残留与高功率散热将是半导体先进封装量产的主要挑战。公司透过VTS高压真空除泡系统与WSAS翘曲抑制设备，协助晶圆厂与封测厂改善良率瓶颈、稳定扩产。
最新一代EvoRTS系统更将气泡与助焊剂残留去除整合於单一炉中，简化制程并提升可靠性，并荣获2025年R&D 100 Awards国际奖项肯定。印能表示，随产品组合升级、高毛利机台比重提升，获利能力可望持续走升，未来营运展望仍趋乐观。
點擊閱讀下一則新聞
